Pagina documente » Informatica, Matematica » Realizarea unui program de simulare circuite descrise in VHDL

Despre lucrare

lucrare-licenta-realizarea-unui-program-de-simulare-circuite-descrise-in-vhdl
Aceasta lucrare poate fi descarcata doar daca ai statut PREMIUM si are scop consultativ. Pentru a descarca aceasta lucrare trebuie sa fii utilizator inregistrat.
lucrare-licenta-realizarea-unui-program-de-simulare-circuite-descrise-in-vhdl


Cuprins

1. Descriere proiect
1.1 Prezentare generala
2. Parserul VHDL
2.1 Lex si Yacc
2.1.1 Introducere
2.1.2 Lex:
2.1.3 Sintaxa generala
2.1.4. Crearea de reguli Lex
2.1.5. Actiunile Lex
2.1.6. Alte completari
2.1.7 Interactiunea Lex si Yacc
2.1.8 Definitii si declaratii pentru Yacc
2.2 Sintaxa VHDL
2.2 VHDL - ca un limbaj de programare
2.2.1.Elemente lexicale
2.2.2.Tipuri de date si obiecte
2.2.3.Epresii si operatori
2.2.4.Instructiuni secventiale
2.2.5.Subprograme si pachete
2.2.6. Structura sistemelor in VHDL
2.2.7. Comportamente VHDL
2.2.8.Organizare model
2.3 VHDL_lex si VHDL_yacc
3. Metode de testare ale parserul VHDL
3.1 Notiuni teoretice despre testare, obiectul testarii si strategii de testare pentru parserul VHDL
3.1.1 Notiuni teoretice despre testare, obiectul testarii
3.1.2 Strategia de testare pentru analizorul lexical/sintactic si schema de verificare
3.2 Metode de testare
3.2.1 Metoda de testare tip cutie alba ( pentru testarea analizorului lexical/ sintactic )
3.2.2 Metoda testarii conditiilor
3.2.3 Metoda metoda testarii tip cutie neagra
3.2.4 Metoda testarii prin comparatie
3.3 Fisiere test
4.1 Fisierul gates.vhd
dd.vhd
4.Descriere program
4.1 Introducere
4.2 Programul Principal
4.3 Sectiunea de parsare a fisierelor
4.3.1. Meniul File
4.3.1.1. New
4.3.1.2. Open
4.3.1.3. Save
4.3.1.4. Close
4.3.1.5. Quit
4.3.2. Meniul Edit
4.3.2.1 Cut
4.3.2.2 Copy
4.3.2.3 Paste
4.3.2.4 Select All
4.3.3. Meniul Compile
4.3.3.1 Compile
4.4Sectiunea de simulare pentru circuitele descrise
4.4.1. Meniul Simulate
4.4.1.1. Simularea portilor logice elementare
4.4.1.2. Simularea circuitului HalfAdder
4.4.1.3. Simularea circuitului FullAdder
5.Functionare program - analiza utilizarii programului pentru un fisier (HalfAdder.vhd)
5.1 incarcare fisier
5.2 Salvare
5.3 Compilare
5.4 Simularea circuitului logic descris - HalfAdder
6.Concluzii
ANEXA A
ANEXA B
ANEXA C pagina 104

EXTRAS DIN DOCUMENT

?1. Descrierea proiectului

1.1 Prezentare generala

Proiectul consta in realizarea unui program care sa simuleze circuite descrise in VHDL.

VHDL (prescurtare de la Vhsic (Very High Speed Integrated Circuits) HDL (Hardware Description Language)) este un limbaj de programare care descrie structuri hardware. (de exemplu un circuit integrat care trebuie construit este descris in acest limbaj de programare, sursa este prelucrata, optimizata prin programe CAD, circuitul transformat in operatii elementare si apoi construit fizic)

VHDL este diferit fata de celelalte limbaje obisnuite de programare - un circuit este exprimat ca a o colectie de subcircuite care opereaza in paralel, variabilele sunt semnale electrice, operatiile descriu unitati functionale. Nu exista functii recursive, structuri de date complicate sau manipulare dinaica a memoriei.

Prezint pe scurt etapele principale ale functionarii proiectului :

1. se scrie sau se importa descrierea structurii

( fisierul sursa al descrierii VHDL se poate scrie intr-un textBox, sau se poate deschide un fisier existent)

2. se realizeaza verificarea corectitudinii sursei

( cu ajutorul programelor Lex&Yacc se parseaza fisierul si se verifica daca e scris conform gramaticii limbajului vhdl)

3. daca se gaseste o eroare se semnaleaza si se revine la pasul 1

( in cazul detectarii unei erori, se afiseaza mesajul Syntax error si linia la care e gasita eroarea)

4. daca sursa este corect descrisa se trece la pasul 5

5. se simuleaza functionarea entitatii descrise (pentru semnale de intrare setate, se vizualizeaza / interpreteaza semnalele de iesire)

Pentru o mai buna intelegere, analizez o entitate cu trei intrari : A,B,CARRY_IN si iesirile SUM si CARRY.

Descrierea VHDL pentru aceasta entitate este urmatoarea:

entity FULLADDER is

port (A,B, CARRY_IN: in bit; -- SEMNALELE DE INTRARE

SUM, CARRY: out bit); -- SEMNALELE DE IESIRE